在晶体管尺寸逼近物理极限的当下，华为给出了一条不同于“继续缩小”的半导体演进路径。

华为常务董事、产品投资评审委员会主任、终端BG董事长余承东今日发布视频，透露华为半导体已在手机、AI、通用计算、网络、智能汽车等多个领域成功设计并量产了381款τ芯片。这是自今年5月华为首次提出“韬（τ）定律”以来，华为对该技术路线最新进展的集中披露。

今年5月，在2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在主旨演讲中首次提出半导体全新演进路径——“韬（τ）定律”。

余承东在视频中解释了这一思路的出发点：过去芯片性能提升主要依赖不断缩小的晶体管，但随着晶体管尺寸接近物理极限，性能提升越来越难。“因为空间是有极限的，所以华为换了一个思路——向时间要性能。”

具体来看，芯片完成一项任务，时间不光花在计算上，还花在数据传输和等待上。韬定律的核心思路是让数据少绕路、让计算不用等，花更少的时间完成更多的任务。

据华为官方介绍，韬定律提出以“时间（τ）缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

华为提出的“逻辑折叠”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，在四个层面同步推进：

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升。

芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间。

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

余承东披露的381款量产τ芯片，覆盖手机、AI、通用计算、网络、智能汽车等多个领域，意味着韬定律并非停留在理论层面的构想，而是已经进入大规模商用阶段。

更值得关注的是华为给出的技术预期：预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

这一目标如果实现，将意味着华为在先进制程受限的背景下，通过架构创新而非制程微缩，在晶体管密度这一关键指标上追平届时最先进的制程节点。换言之，华为试图用“时间缩微”的路径，对冲“几何缩微”受限带来的差距。

韬定律的提出，有着清晰的现实背景。在先进制程设备获取受限的情况下，继续沿着“缩小晶体管”的传统路径追赶，难度越来越大。华为选择在时间维度上做文章，既是被迫突围，也是一次架构层面的主动创新。

从“几何缩微”到“时间缩微”，改变的不仅是技术路线，更是半导体演进的底层叙事逻辑。当摩尔定律逼近物理极限，韬定律能否成为一条被产业验证的替代路径，381款芯片只是一个开始。